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그룹 지연 보상 회로를 적용한 3.1～4.1 GHz 고효율 도허티 전력 증폭기 설계
3.1～4.1 GHz High-Efficiency Doherty Power Amplifier Using a Group Delay Compensation Circuit
- 김도헌;
- 김상엽;
- 안민석;
- 주윤형;
- 이윤정;
- ... 양영구
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본 논문에서는 DPA(Doherty power amplifier)의 최대 출력 전력과 효율을 향상시키기 위해 피킹 전력 증폭기의 입력네트워크에 그룹 지연 보상(group delay compensation) 회로를 적용한 구조를 제시하였다. 제안된 그룹 지연 보상 회로는동일한 그룹 지연값을 갖는 두 개의 병렬 공진 회로와 λ/4 전송선으로 구성되며, DPA의 동작 주파수 대역에서 기존입력 임피던스에 영향을 주지 않도록 설계되었다. 이 설계를 통해 동작 주파수 대역에서 캐리어와 피킹 증폭기 간의출력 전류 위상차를 일정하게 유지하고, 주파수에 따른 임피던스 분산을 최소화하여 광대역에서의 효율과 최대 출력전력을 향상시켰다. 제작된 도허티 전력 증폭기는 3.1～4.1 GHz 대역에서 CW 신호를 사용하여 43.5～44.5 dBm의 최대출력 전력과 9.5～11.6 dB의 이득을 얻었고, 최대 출력 전력에서 54.6～64 %의 DE(drain efficiency), 최대 출력 전력에서7.5 dB back-off 지점인 36～37 dBm 출력 전력에서 48.4～53.3 % DE를 얻었다.
키워드
-; Group Delay; Doherty Power Amplifier; All-In-One Load Network; Broadband; 5G NR
- 제목
- 그룹 지연 보상 회로를 적용한 3.1～4.1 GHz 고효율 도허티 전력 증폭기 설계
- 제목 (타언어)
- 3.1～4.1 GHz High-Efficiency Doherty Power Amplifier Using a Group Delay Compensation Circuit
- 저자
- 김도헌; 김상엽; 안민석; 주윤형; 이윤정; 양영구
- 발행일
- 2025-07
- 유형
- Y
- 저널명
- 한국전자파학회 논문지
- 권
- 36
- 호
- 7
- 페이지
- 639 ~ 647